1．高位合成とは？

　CPUやGPU上のソフトウェア開発は，プログラミングモデルによって違いは存在するものの，ハードウェア上で実行される処理の手順を設計するものである．一方，FPGAを用いて計算処理の高速化を行うには，処理の手順ではなく，どの回路要素をどのように組み合わせるのかの，ハードウェア構成，とりわけ論理回路を設計する必要がある．従来のFPGA回路の論理設計では，Verilog HDLやVHDLなどのハードウェア記述言語（HDL: Hardware Description Language）を用いたレジスタ転送レベル（RTL: Register Transfer Level）での設計が一般的であった．RTL設計では，論理回路中の記憶素子の構成と，それらに格納される値を生成する組合せ回路の構成を設計者が明示する．つまり，対象の処理について，実装する回路が何をするか（What）の機能レベルの記述だけではなく，どの素子が，どのタイミングで（When），どのように（How）駆動されるかを全て明示しなければならない．特に，このように，回路要素の駆動タイミングを指定する設計方式は，タイムド設計（Timed Design）と呼ばれる．

　このように，FPGA上に目的のハードウェアを実現するには，逐次処理のソフトウェア開発とは異なるハードウェア設計ならではの考え方を必要とする．また，ソフトウェア開発と比較して，一般に長い開発期間を要するという欠点が存在する．そのため，これまでのFPGAハードウェアの開発は，主にハードウェア技術者によってのみ行われており，ソフトウェア技術者へは余り普及していなかった．これに対して，本稿で紹介する高位合成（HLS: High Level Synthesis）と呼ばれる技術が近年普及してきた．高位合成とは，Cなどのプログラミング言語で記述した処理内容の記述から，Verilog HDLやVHDLなどのハードウェア記述言語により記述されたハードウェア構成を生成するコンパイラ及び設計ツールを用いた設計方式である．高抽象度の動作モデルからハードウェア記述を生成することから，動作合成（Behavioral Synthesis）とも呼ばれる．