1．ニューロモルフィックコンピューティングと人工シナプス特性

　過去60年にわたり，ディジタルコンピューティングシステムの速度は飛躍的に向上してきた．この背景には，ナノプロセス技術を基盤としたトランジスタの小形化（scaling-down）が中心的な役割を果たしてきた⁽¹⁾．トランジスタのサイズが縮小するにつれ，動作速度は徐々に速くなり，チップに搭載できるトランジスタの数は増加し，更に高速な計算が可能なメモリやプロセッサの実装が可能となった．しかし，更なる高速化に向けて新たな課題が顕在化してきた．現在のコンピューティングシステムの性能向上を阻害する最大の障壁は，物理的に分離されたメモリとプロセッサ間で発生するビッグデータの移動である．現代のAI技術は，ソフトウェアの問題ではなく，むしろハードウェアの制約によって制限されており，未来のAI技術に向け，新しいコンピューティングの概念が求められている．

　近年，生物学的な脳からのインスピレーションにより，神経回路の機能的・構造的特徴を模倣し，アナログ的に，または並列的に演算を行うニューロモルフィック（neuromorphic）コンピューティング技術が注目されている⁽²⁾．このようなニューロモルフィックコンピューティングは，現行のCPU/GPUと比較しても，3,000倍以上の速度でディープラーニングの計算を行うことが期待されている．ハードウェア上で模倣された人工的なニューロン―シナプスネットワークに基づくコンピューティングシステムをニューロモルフィックシステムと称するが，CMOS集積回路を用いて，神経回路の動的プロセスを模倣する研究が中心的に行われている．最近の先進的な例として，IBMのTrueNorthチップには4,096のコア（1コア＝256ニューロン＋256シナプス），IntelのLoihiチップには128のコア（1コア＝1,024ニューロン＋4,096シナプス）が統合されている^(3),(4)．しかし，従来のCMOSベースのニューロモルフィックシステムは，未来のAIハードウェアに向けては幾つかの課題を抱えている．例えば，複雑な回路構造によりチップ面積が大きいこと，消費電力が大きいこと，また，CMOSのスケーリング速度が減少していることも課題となっている．そのため，2000年代からは不揮発性メモリを利用したハードウェアによる人工ニューロン／シナプスの実装研究が行われてきた⁽²⁾．不揮発性メモリを用いたナノデバイスでは，生物学的ニューロン／シナプスの動的プロセスを容易に模倣でき，また，クロスバアレー構造^(用語)を用いることで，生物学的な神経回路の複雑な並列性も実現可能である⁽²⁾（図1）．そのニューロモルフィックデバイスに向け，様々な不揮発性メモリの利用が提案されており，Resistive-RAM（ReRAM），Phase-Change RAM（PCRAM），Spin-Transfer Torque Magnetic RAM（STT-MRAM）の利用が盛んに研究されている．不揮発性メモリは電源が切れてもデータを維持するだけでなく，アナログ的に抵抗の制御や伝導性の制御を行うことも可能である．それゆえ，これらの不揮発性メモリは，二つのニューロン間の接続強度，すなわち，シナプス加重値（Synaptic weight）を表現するのに非常に有効である．ニューロモルフィックコンピューティングにおける加重値は，スパイク時間に依存するスパイクタイミング依存可塑性（STDP: Spike Timing-Dependent Plasticity）やスパイクレート依存可塑性（SRDP: Spike Rate-Dependent Plasticity）に従って変更される必要がある⁽⁵⁾．すなわち，生物学的シナプスと同様，人工シナプスもアナログ的な物性変化やマルチレベルの物性状態を実現する必要がある．供給される動作パルスに応じて，シナプスの加重値は徐々に（すなわち，アナログ的に）増加または減少する．ニューロモルフィックコンピューティングでは，入力情報に基づいたシナプスの加重値の変化により，適切に情報を保存したり，学習したりする．人工シナプスの加重値の変化は，電気パルスを供給して電気伝導度を変化させることで達成する．図2に，人工シナプスのシナプス加重値の変化を表す模式図を示した．人工シナプス加重値は，電気伝導度の大きさで表現されるが，一定の電気パルスの供給数により線形に増加または減少することが望まれる．電気パルスの供給により電気伝導度が増加する領域をLong-Term Potentiation（LTP），電気伝導度が減少する領域をLong-Term Depression（LTD）と呼称する．ここで，人工シナプスの電気伝導度の線形性は，以下の式に基づいて評価される⁽⁶⁾：