自動でチップが設計できる，ノウハウが詰まった設計フロー
集積回路を設計するには，そのプロセスの設計ルールのみならず，様々なツールの使い方に精通しなければならない．VDEC発足当初からディジタル設計の自動化を目指し，Makefileを活用した設計フローの構築を行ってきた．このフローにより，0.18μmから28nmまでの各種のプロセスで初心者（学生）が簡単にLSIの設計を行うことができる．本稿では，このフローの詳細と検証・測定環境の構築を概説する．
設計自動化研究を飛躍させた商用設計ツールのインパクト
VDECの登場以前，日本の大学におけるEDA（Electrical Design Automation）研究は小さなサンプル回路を例題とする場合が多く，実回路への適用にハードルがある場合が多かった．VDEC登場により状況は一変する．大学はVDECの商用設計ツール群（論理シミュレータ，回路シミュレータ，論理合成ツール，配置配線ツール等）や設計ライブラリを利用することができ，アイデアを具体的に評価する手段を得た．これにより実規模回路設計が容易となった．その結果，大学におけるEDA研究も大きく飛躍した．本稿では，筆者らの近年の研究例を幾つか取り上げ，日本の大学におけるEDA技術の一部を概観する．
FPGA に頼らずにチップ実装を行う意味とは
VDECができたおかげで，日本のアーキテクチャ研究もようやく実際のチップという基盤に基づいた研究ができるようになった．実際のチップ作成というだけでなく，現実的なCADを用いてアイデアの評価が可能になったことはアーキテクチャの研究面で大きな意義があった．しかし，残念なことにVDECで開発されるチップの中でアーキテクチャ研究によるものの占める割合は必ずしも多くない．本稿ではこの理由を説明するとともに，アーキテクチャ研究でチップ実装が役に立つ例として，我々の開発してきた実装例を幾つか紹介する．
ものづくり分野で花開く現代のルネッサンス
VDEC設立からの活動により，大学・高専等において集積回路を実際に設計・試作・動作させるという教育研究の道具立てが確立された．その一方，設計製造技術の高度化に伴って，本来システム具現化の道具である集積回路が，本来必要とするユーザの手に届かなくなりつつある現実もある．本稿では，VDECの活動を踏まえ，集積回路が真の道具となるための方策と展望について述べる．
半導体研究開発の礎から半導体産業創出の原動力へ
東京大学大規模集積システム設計教育研究センター（VDEC）は1996年に発足し，多くの大学機関とネットワークを広げながら，その活動は20年を経た．VDECは恵まれた設計環境を大学研究機関へ提供し，設計のプロセスを経験する場を学生へ提供するだけでなく，試作の機会を通して設計プロセス自体への学習や気付きも促すことで，半導体企業へ優れた人材を輩出してきた．再編が進む半導体産業において，今後は大学における多様な研究成果を有機的に結び付け，小規模に商用化し市場で試していける道筋を支援し，次の半導体産業創出の火種を投じる役割を期待したい．半導体企業から見たVDECの活動と今後の期待について述べる．